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一，Verilog編程思想
1.Verilog語(yǔ)言
2.Verilog編程思想
3.Verilog LCD編程案例
4.Synopsys VCS芯片邏輯驗(yàn)證


二，Synopsys DC（Design Compiler） 綜合

1，綜合的概念　
2，綜合庫(kù)與工具介紹
3，工作環(huán)境的設(shè)立和關(guān)鍵命令
4，綜合前的準(zhǔn)備工作　
5，芯片邏輯代碼和流片廠庫(kù)的結(jié)合
6，綜合的過(guò)程　
7， 綜合后網(wǎng)表的導(dǎo)出
8，時(shí)序SDC的導(dǎo)出
9，Synopsys DC 為Cadence Encounter工具所做的準(zhǔn)備工作。
10，快速綜合TCL腳本使用技巧


三，Cadence Encounter 布局布線

1.網(wǎng)表和工程庫(kù)的結(jié)合
2，環(huán)境變量的設(shè)置和關(guān)鍵命令
3,布局布線前的準(zhǔn)備工作
4，Synopsys DC工具和Cadence Encounter工具的銜接和配合
2.Floor plan
3.電源規(guī)劃
4.布局、擺放
5.時(shí)鐘樹(shù)
6.布線


四，Cadence Virtuos 芯片焊盤和封裝

1，環(huán)境變量的設(shè)置和關(guān)鍵命令
2，庫(kù)的導(dǎo)入
3，快速建立工作環(huán)境的方法
4，焊盤庫(kù)和工藝庫(kù)的建立
5，Encounter def文件的導(dǎo)入
6，Encounter和Virtuoso的配合
7，芯片文件的導(dǎo)入
8，焊盤和封裝的仿真
9，焊盤、封裝與芯片的管腳規(guī)劃
10，連線技巧


五，Synopsys PT（PrimeTime） 驗(yàn)證仿真

1，環(huán)境變量的設(shè)置
2，關(guān)鍵命令
3，仿真驗(yàn)證過(guò)程
4，仿真驗(yàn)證報(bào)告的產(chǎn)生
5，快速驗(yàn)證技巧
6，TCL腳本的使用技巧

六，項(xiàng)目實(shí)踐：

本課程專題實(shí)驗(yàn)是構(gòu)造一個(gè)ARM9的處理器，
ARM9芯片設(shè)計(jì)項(xiàng)目實(shí)戰(zhàn)演練

1.架構(gòu)及設(shè)計(jì)流程

2.CPU核

1）指令

2）指令流水

3）數(shù)據(jù)緩沖和指令緩沖

4）內(nèi)部數(shù)據(jù)ram和指令RAM