Ansys|91国内精品视频|Matlab|91国内精品久久久|R语言培训课程班-91国内精品久久-曙海培训深圳成都南京苏州杭州

      ☆ 1、如有部分內容理解不透或消化不好，可免費在以后培訓班中重聽；
      ☆ 2、在課程結束之后,授課老師會留給學員手機和E-mail,免費提供半年的課程技術支持，以便保證培訓后的繼續消化；
      ☆3、合格的學員可享受免費推薦就業機會。
      ☆4、合格學員免費頒發相關工程師等資格證書，提升您的職業資質。

第一階段
FPGA的工藝結構及其特點；
FPGA設計方法及思想，及在工程開發中FPGA芯片的選型策略及原則；
FPGA設計流程教學，圍繞開發工具modelsim、Quartus/ISE進行；
第二階段
Verilog HDL基本結構、數據類型、賦值語句及塊語句等；
Verilog HDL實現組合邏輯電路;
Verilog HDL實現時序邏輯電路；
Verilog HDL設計技巧；
Testbench文件編寫；
第三階段
Top-Down設計思想訓練；
有限狀態機FSM的概念、分類；
狀態機編碼方式（二進制碼、格雷碼、獨熱碼）；
狀態機的描述風格（一段式、二段式、三段式）；
狀態機驗證；
第四階段
IP核及其調用（Rom、Ram、Fifo、Pll）；
在線邏輯分析儀SignalTap/ChipScope使用；
FPGA設計技巧介紹；
Verilog代碼規范；
基本實驗 基本開發流程實驗（LED控制實驗）
語法練習實驗（數碼管實驗）
Testbench實驗（I2C modelsim仿真實驗）
狀態機應用實驗（自動售貨機實驗）
基本設計技巧實驗（串并轉換實驗）
IP核使用實驗（蜂鳴器實驗）

verilog HDL有什么用處

FPGA設計中如何避免冒險競爭

verilog模塊的編寫和驗證

modelsim和quartus的使用

verilog模塊的基本構成要素

verilog模塊中的信號