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Vivado Design Suite 靜態(tài)時(shí)序分析和 Xilinx 設(shè)計(jì)約束培訓(xùn)
Vivado Static Timing Analysis and Xilinx Design Constraints

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Who Should Attend?

Engineers who seek advanced training in using Xilinx tools to improve FPGA performance and utilization while also increasing productivity

Course Outline

?1

• Review of the Vivado Design Suite Static Timing Analysis and Xilinx Design Constraints course
• Design Methodology
• Advanced Timing Analysis
• System-Synchronous I/O Constraints
• Source-Synchronous Constraints
• Lab 1:?Advanced I/O Timing
• Introduction to Pblocks

?2

• Floorplanning Techniques
• Lab 2:?Design Analysis and Floorplanning
• Project-Based and Non-Project Batch Design Flows
• Scripting Using the Project-Based and Non-Project Batch Flows
• Lab 3a:?Scripting in the Project-Based Flow
• Lab 3b:?Scripting in the Non-Project Batch Flow
• Appendix: HDL Coding Techniques