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序號
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課
程 名
稱 |
培
訓(xùn) 目
標(biāo) |
最近開課時(shí)間
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學(xué)
期 |
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芯片、集成電路設(shè)計(jì)系列培訓(xùn)班
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S1 |
汽車單片機(jī)及局域網(wǎng)技術(shù)培訓(xùn)班 |
大型RISC處理器設(shè)計(jì)培訓(xùn) |
2020年3月16日 |
5天；
30學(xué)時(shí) |
D2 |
ADC/DAC培訓(xùn)班 |
本課程講授數(shù)據(jù)轉(zhuǎn)換器的特性、結(jié)構(gòu)、組成單元、設(shè)計(jì)要點(diǎn)、校準(zhǔn)技術(shù)、低功耗設(shè)計(jì)技術(shù)以及設(shè)計(jì)實(shí)例等內(nèi)容，通過本課程的學(xué)習(xí)，可以基本掌握數(shù)據(jù)轉(zhuǎn)換器的設(shè)計(jì)原理、設(shè)計(jì)方法、關(guān)鍵電路設(shè)計(jì)點(diǎn)等，提高數(shù)據(jù)轉(zhuǎn)換器設(shè)計(jì)的一次成功率。 |
2020年3月16日 |
5天；
30學(xué)時(shí) |
D3 |
RTL code與SOC關(guān)鍵技術(shù)培訓(xùn)班 |
“RTL code與SOC關(guān)鍵技術(shù)”課程為數(shù)字集成電路前端設(shè)計(jì)的專題進(jìn)階類課程，內(nèi)容包含SOC設(shè)計(jì)、RTL代碼風(fēng)格、RTL code與VLSI體系架構(gòu)、專題針對性LAB等內(nèi)容；并在此基礎(chǔ)上講授提高設(shè)計(jì)效率、電路調(diào)試技巧以及電路優(yōu)化等高級話題。幫助學(xué)員掌握基于SYNOPSY EDA TOOLS構(gòu)成的完整ASIC設(shè)計(jì)流程。通過本課程的學(xué)習(xí)，學(xué)員能夠熟悉典型數(shù)字SOC設(shè)計(jì)，RTL代碼風(fēng)格編寫，并具備中級以上的數(shù)字電路設(shè)計(jì)水平。 |
2020年3月16日 |
5天；
30學(xué)時(shí) |
D4 |
數(shù)字集成電路前端多時(shí)鐘設(shè)計(jì)專題班 |
本次課程講授PLL原理，結(jié)構(gòu)，應(yīng)用，各功能模塊以及頂層具體實(shí)現(xiàn)方案。通過本課程培訓(xùn)，學(xué)員可以掌握PLL的設(shè)計(jì)流程，并且能夠按照設(shè)計(jì)指標(biāo)要求，實(shí)現(xiàn)PLL的設(shè)計(jì)與仿真，掌握PLL中關(guān)鍵模塊的設(shè)計(jì)方法以及提高性能的具體方案。 |
2020年3月16日 |
5天；
30學(xué)時(shí) |
D5 |
PLL設(shè)計(jì)實(shí)戰(zhàn)提高班 |
本次課程講授PLL原理，結(jié)構(gòu)，應(yīng)用，各功能模塊以及頂層具體實(shí)現(xiàn)方案。通過本課程培訓(xùn)，學(xué)員可以掌握PLL的設(shè)計(jì)流程，并且能夠按照設(shè)計(jì)指標(biāo)要求，實(shí)現(xiàn)PLL的設(shè)計(jì)與仿真，掌握PLL中關(guān)鍵模塊的設(shè)計(jì)方法以及提高性能的具體方案。 |
2020年3月16日 |
5天；
30學(xué)時(shí) |
D6 |
模擬高級培訓(xùn)班 |
模擬高級培訓(xùn) |
2020年3月16日 |
5天；
30學(xué)時(shí) |
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數(shù)字設(shè)計(jì)初、中級培訓(xùn)班 |
數(shù)字設(shè)計(jì)初、中級培訓(xùn) |
2020年3月16日 |
5天；
30學(xué)時(shí) |
D7 |
數(shù)字設(shè)計(jì)高級培訓(xùn)班 |
本課程將向?qū)W生提供集成電路設(shè)計(jì)的理論與實(shí)例相結(jié)合的培養(yǎng)訓(xùn)練，講述包括電路設(shè)計(jì)與仿真、版圖設(shè)計(jì)和驗(yàn)證以及寄生參數(shù)提取的完整全定制集成電路設(shè)計(jì)流程以及CADENCE與IC制造廠商的工藝庫配合等內(nèi)容。通過系統(tǒng)的理論學(xué)習(xí)與上機(jī)實(shí)踐，學(xué)生可掌握集成電路設(shè)計(jì)流程以及各階段所使用的工具，并能進(jìn)行集成電路的設(shè)計(jì)工作。 |
2020年3月16日 |
5天；
30學(xué)時(shí) |
D8 |
數(shù)字IC前端設(shè)計(jì)高級培訓(xùn)班 |
本課程講授基于Synopsys EDA tools構(gòu)成的ASIC/SOC數(shù)字電路前端開發(fā)流程，授課內(nèi)容包括電路開發(fā)前期的系統(tǒng)定義、功能劃分、RTL代碼編寫技巧、驗(yàn)證平臺TestBench編寫技巧、電路仿真技巧、ASIC綜合技術(shù)、ASIC靜態(tài)時(shí)序分析技術(shù)、DFT設(shè)計(jì)等。學(xué)員通過運(yùn)用數(shù)字邏輯、硬件描述語言完成一個(gè)中等規(guī)模的專題項(xiàng)目設(shè)計(jì)，在課程過程中掌握數(shù)字集成電路的coding、仿真、綜合、靜態(tài)時(shí)序分析、可測性設(shè)計(jì)、一致性驗(yàn)證等一系列數(shù)字電路前端流程中的設(shè)計(jì)技巧，最終使學(xué)員達(dá)到能獨(dú)立完成中等規(guī)模電路模塊的前端設(shè)計(jì)水平。 |
2020年3月16日 |
5天；
30學(xué)時(shí) |
D9 |
Synopsys 軟件培訓(xùn)班（上） |
本課程可幫助IC工程師進(jìn)一步全面系統(tǒng)地理解IC設(shè)計(jì)概念與方法。培訓(xùn)將采用Synopsys公司相關(guān)領(lǐng)域的培訓(xùn)教材，培訓(xùn)方式以講課和實(shí)驗(yàn)穿插進(jìn)行。Synopsys Formality;Synopsys Prime Time 1；Synopsys Prime Time 2；TetraMAX 1；TetraMAX 2: DSMTest ATPG |
2020年3月16日 |
5天；
30學(xué)時(shí) |
D10 |
Synopsys 軟件培訓(xùn)班（下） |
DFT Compiler 1;HSPICE Essentials;HSPICE Advanced Topics;Design Compiler 1;Lynx Design System;Specman Elite Basics for Verification Environment Users |
2020年3月16日 |
5天；
30學(xué)時(shí) |
D11 |
集成電路版圖設(shè)計(jì)師中、高級培訓(xùn)班 |
集成電路工藝制造;集成電路設(shè)計(jì)EDA軟件;芯片物理結(jié)構(gòu)分析;版圖編輯;邏輯分析;物理驗(yàn)證;芯片物理結(jié)構(gòu)分析;版圖編輯 |
2020年3月16日 |
5天；
30學(xué)時(shí) |
D12 |
CPU源代碼分析與芯片設(shè)計(jì)及Linux移植 |
全面系統(tǒng)地講解了CPU的芯片設(shè)計(jì)技術(shù)。書中詳細(xì)分析了開放源代碼32位RISC CPU（or1200）的源代碼、編譯器的移植、Linux操作系統(tǒng)的移植，介紹了CPU源代碼在FPGA上的實(shí)現(xiàn)方法，說明了CPU芯片的全定制設(shè)計(jì)方法。 |
2020年3月16日 |
5天；
30學(xué)時(shí) |
D13 |
聚焦離子束（FIB）技術(shù)在芯片設(shè)計(jì)及加工過程中的應(yīng)用 |
聚焦離子束（FIB）技術(shù)在芯片設(shè)計(jì)及加工過程中的應(yīng)用 |
2020年3月16日 |
5天；
30學(xué)時(shí) |
D14 |
SpringSof/tLaker模擬與混合信號版圖設(shè)計(jì)培訓(xùn) |
SpringSof/tLaker模擬與混合信號版圖設(shè)計(jì)培訓(xùn) |
2020年3月16日 |
5天；
30學(xué)時(shí) |
D15 |
先進(jìn)IC設(shè)計(jì)技術(shù)培訓(xùn)班 |
先進(jìn)IC設(shè)計(jì)技術(shù)培訓(xùn) |
2020年3月16日 |
5天；
30學(xué)時(shí) |
D16 |
Cadence納米集成電路設(shè)計(jì)新技術(shù)培訓(xùn)班 |
Cadence納米集成電路設(shè)計(jì)新技術(shù)培訓(xùn)班 |
2020年3月16日 |
5天；
30學(xué)時(shí) |
D17 |
集成電路設(shè)計(jì)驗(yàn)證與失效分析案例 |
集成電路設(shè)計(jì)驗(yàn)證與失效分析案例 |
2020年3月16日 |
5天；
30學(xué)時(shí) |
D18 |
IC版圖設(shè)計(jì)中EDA工具定制應(yīng)用 |
IC版圖設(shè)計(jì)中EDA工具定制應(yīng)用 |
2020年3月16日 |
5天；
30學(xué)時(shí) |
D19 |
IC 測試培訓(xùn)班 |
IC 測試培訓(xùn) |
2020年3月16日 |
5天；
30學(xué)時(shí) |
D20 |
集成電路設(shè)計(jì)與驗(yàn)證（模塊）培訓(xùn)班 |
采用IC設(shè)計(jì)理論與設(shè)計(jì)實(shí)例相結(jié)合的方法，講授IC設(shè)計(jì)與仿真、版圖設(shè)計(jì)與驗(yàn)證的完整全定制集成電路設(shè)計(jì)流程，包括Cadence Spectre-RF，ADE，AMS和Virtuoso設(shè)計(jì)環(huán)境，Cadence與IC制造廠商的工藝庫配合等培訓(xùn)與上機(jī)實(shí)習(xí)。講授深亞微米集成電路工藝與器件，CMOS基本單元和時(shí)序電路的設(shè)計(jì)與實(shí)例，射頻集成電路（RFIC）設(shè)計(jì)相關(guān)的基本知識，無線通信系統(tǒng)收發(fā)信機(jī)結(jié)構(gòu)，RFIC基本功能模塊LNA、Mixer和VCO等的設(shè)計(jì)方法，RFIC設(shè)計(jì)實(shí)例。講授基于Cadence平臺的全定制IC設(shè)計(jì)流程，包括原理圖仿真、版圖設(shè)計(jì)和版圖驗(yàn)證。 |
2020年3月16日 |
5天；
30學(xué)時(shí) |
D21 |
Cadence Silicon Ensemble自動(dòng)布局布線與VCS仿真 |
Cadence Silicon Ensemble自動(dòng)布局布線與VCS仿真 |
2020年3月16日 |
5天；
30學(xué)時(shí) |
D22 |
Synopsys Chip Synthesis設(shè)計(jì)邏輯綜合與DFT Compiler培訓(xùn) |
Synopsys Chip Synthesis設(shè)計(jì)邏輯綜合與DFT Compiler培訓(xùn) |
2020年3月16日 |
5天；
30學(xué)時(shí) |
D23 |
Synopsys Prime Time靜態(tài)時(shí)序分析與ModelSim高級仿真培訓(xùn) |
Synopsys Prime Time靜態(tài)時(shí)序分析與ModelSim高級仿真培訓(xùn) |
2020年3月16日 |
5天；
30學(xué)時(shí) |
D24 |
PrimeRail培訓(xùn) |
PrimeRail培訓(xùn) |
2020年3月16日 |
5天；
30學(xué)時(shí) |
D25 |
“IC版圖員”培訓(xùn)班 |
“IC版圖員”培訓(xùn) |
2020年3月16日 |
5天;
30學(xué)時(shí) |
D26 |
集成電路前端及后端設(shè)計(jì)
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集成電路前端及后端設(shè)計(jì) |
2020年3月16日 |
5天;
30學(xué)時(shí) |
D27 |
芯片設(shè)計(jì)、實(shí)現(xiàn)與FPGA驗(yàn)證 |
芯片設(shè)計(jì)、實(shí)現(xiàn)與FPGA驗(yàn)證 |
2020年3月16日 |
5天;
30學(xué)時(shí) |
D28 |
電路設(shè)計(jì)
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電路設(shè)計(jì) |
2020年3月16日 |
5天;
30學(xué)時(shí) |
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