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最新招聘信息（2020年6月15日）

培訓班最新動態

　　　　　　Synopsys物理綜合設計方法學和設計工具培訓班

入學要求

學員學習本課程應具備下列基礎知識：
◆ 電路系統的基本概念。

班級規模及環境--熱線:4008699035 手機:15921673576( 微信同號)

每期人數限3到5人。

上課時間和地點

上課地點：【上海】：同濟大學(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學成教院【北京分部】：北京中山學院/福鑫大樓【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路）【成都分部】：領館區1號（中和大道）【沈陽分部】：沈陽理工大學/六宅臻品【鄭州分部】：鄭州大學/錦華大廈【石家莊分部】：河北科技大學/瑞景大廈【廣州分部】：廣糧大廈【西安分部】：協同大廈
最近開課時間(周末班/連續班/晚班）： Synopsys培訓班：2020年6月15日

實驗設備

　    ☆資深工程師授課


        ☆注重質量
        ☆邊講邊練
        ☆合格學員免費推薦工作

        ☆合格學員免費頒發相關工程師等資格證書，提升您的職業資質

        專注高端培訓15年，端海提供的證書得到本行業的廣泛認可，學員的能力
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質量保障

        1、培訓過程中，如有部分內容理解不透或消化不好，可免費在以后培訓班中重聽；
        2、培訓結束后,授課老師留給學員聯系方式,保障培訓效果,免費提供課后技術支持。
        3、培訓合格學員可享受免費推薦就業機會。

　　　　　　　　Synopsys物理綜合設計方法學和設計工具培訓班

隨著國內集成電路設計產業的發展，越來越多的本地設計公司開始采用目前國際上主流（Mainstream）的物理綜合的設計方法。隨著半導體工藝的發展和設計復雜度的提升，設計方法也不得不隨之改變。在面對0.18微米及以下工藝，100MHz以上主頻的設計時，若仍采用傳統的綜合和布局布線分別考慮，利用線負載模型（Wire-load Model）估計連線延遲的設計方法，前后端的迭代次數明顯增加，甚至引起設計的不收斂，造成設計周期的延誤，或設計性能的下降。Synopsys自2000年起推出Physical Compiler，并結合其他一系列工具，從設計方法學著手解決時序收斂的問題。目前，Physical Compiler是全球基于0.18微米工藝，100MHz以上頻率的主流設計所采用的主要設計工具。

??為了讓更多的本地設計工程師熟悉物理綜合工具及其設計方法學，特開設本課程。
課程內容如下：
課程內容如下：

　　　一、基于物理綜合的芯片實現方案介紹（上）
　　　二、基于物理綜合的芯片實現方案介紹（下）
　　　三、新版物理綜合工具Physical Compiler介紹與使用技巧
　　　四、基于Physical Compiler的設計流程演示

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