 集成電路IC設(shè)計工程師培訓班 |
| 課程說明 |
本課程講授基于Synopsys EDA tools構(gòu)成的ASIC/SOC數(shù)字電路前端開發(fā)流程，學員通過運用數(shù)字邏輯、硬件描述語言完成一個中等規(guī)模的專題項目設(shè)計，在課程過程中掌握數(shù)字集成電路的coding、仿真、綜合、靜態(tài)時序分析、可測性設(shè)計、一致性驗證等一系列數(shù)字電路前端流程中的設(shè)計技巧，最終使學員達到能獨立完成中等規(guī)模電路模塊的前端設(shè)計水平。模擬前端設(shè)計當中建模、模擬、驗證、優(yōu)化，以及模擬電路設(shè)計中的測試電路技術(shù)和可測性設(shè)計技術(shù)和最新的亞微米CMOS電路設(shè)計技術(shù)，通過多個專題實驗幫助學員熟悉模擬設(shè)計流程，提升學員分析、設(shè)計、優(yōu)化、測試電路的能力。本課程涵蓋模擬設(shè)計領(lǐng)域相關(guān)技術(shù)的核心內(nèi)容，注重基礎(chǔ)知識和實用技巧的講解外，還將特別講授近年發(fā)表在JSSC/ISSCC等國際一流雜志上最新的設(shè)計理念。本課程為模擬設(shè)計高端精華課程，老師將多年實踐經(jīng)驗手把手教授，讓學員在真實的項目實踐環(huán)境中提升技術(shù)水平，熟練使用EDA工具，真正掌握IC設(shè)計中“漁”的手段
本課程同時講授CMOS模擬集成電路結(jié)構(gòu)的分析與設(shè)計，詳細介紹在不同應(yīng)用指標要求下的多種模擬電路模塊的設(shè)計，以及設(shè)計所必須考慮的測試問題，通過課題實踐范例和專題制作，讓學員掌握CMOS模擬集成電路的實際設(shè)計方法、實用技巧以及成熟的設(shè)計經(jīng)驗。本課程包括以下四個教學模塊，分別是：
前端設(shè)計實用技術(shù)，內(nèi)容包含CMOS模擬電路工藝與器件模型分析，版圖基本知識，學習Unix/Linux操作系統(tǒng)及命令，前端設(shè)計常用EDA工具的安裝、調(diào)試及基本使用方法；
模擬設(shè)計實踐培訓，內(nèi)容包含實踐性地電流鏡電路分析與設(shè)計、參考源電路設(shè)計，在此基礎(chǔ)上介紹模擬電路的噪聲模型與分析以及開關(guān)電容電路設(shè)計、放大器電路設(shè)計、運放反饋設(shè)計、運放穩(wěn)定性與頻率補償、運算跨導放大器(OTA)、比較器設(shè)計等技巧。以高性能運放和比較器為實例進行分析與指導，進行AD/DA電路模型分析、SNR分析、ADC和DAC電路結(jié)構(gòu)分析、仿真驗證技術(shù)的學習。還將以PLL、Sigma-delta ADC/DAC為設(shè)計實例，著重講述各模塊電路的劃分與設(shè)計技巧，通過專題實踐幫助學員快速熟悉、掌握模擬電路設(shè)計的流程；
前端設(shè)計高級技術(shù)進階，內(nèi)容以業(yè)界主流的音頻產(chǎn)品為實例，進行模擬電路設(shè)計與版圖設(shè)計的關(guān)系、測試電路技術(shù)、可測性設(shè)計技術(shù)，以及亞微米CMOS電路設(shè)計技術(shù)的教學； |
| 培訓目標 |
幫助學員熟悉并掌握典型數(shù)字ASIC/SOC芯片前端開發(fā)流程和設(shè)計技巧，以及相關(guān)設(shè)計軟件的使用，課程結(jié)束后學員可積累相當于1年左右的實際工作經(jīng)驗，能夠獨立完成ASIC/SOC中等模塊的設(shè)計。
掌握模擬集成電路基本原理與實際范例，能分析和設(shè)計各類CMOS模擬集成電路，掌握CMOS模擬電路設(shè)計流程和設(shè)計方法，可獨立完成模擬電路前端設(shè)計，具備一定的實際設(shè)計經(jīng)驗，成為中級模擬IC前端設(shè)計工程師。
本培訓在短時間內(nèi)快速提高版圖知識及實戰(zhàn)能力，具備實踐項目能力——
（1）如何進行版圖的驗證（DRC/LVS）；
（2）Latch up和ESD原理及版圖設(shè)計。
同時，在加強實踐項目能力的基礎(chǔ)上，鞏固加強基礎(chǔ)知識——
（1）UNIX操作系統(tǒng)的使用、Virtuoso layout工具使用等知識；
（2）數(shù)字標準單元（如反相器、與非門、D觸發(fā)器等）的版圖設(shè)計
（3）模擬電路（如偏置電路和差分放大電路等）的版圖設(shè)計； |
| 入學要求 |
| 有數(shù)字電路設(shè)計和硬件描述語言的基礎(chǔ)或自學過相關(guān)課程。。 |
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班級規(guī)模及環(huán)境--熱線:4008699035 手機:15921673576( 微信同號) |
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每期人數(shù)限3到5人。 |
| 上課時間和地點 |
上課地點：【上海】：同濟大學(滬西)/新城金郡商務(wù)樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學成教院 【北京分部】：北京中山學院/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領(lǐng)館區(qū)1號（中和大道） 【沈陽分部】：沈陽理工大學/六宅臻品 【鄭州分部】：鄭州大學/錦華大廈 【石家莊分部】：河北科技大學/瑞景大廈
最近開課時間(周末班/連續(xù)班/晚班）：IC設(shè)計工程師培訓班：2020年7月20日 |
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實驗設(shè)備 |
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| 教學優(yōu)勢 |
端海教育的數(shù)字集成電路設(shè)計課程培養(yǎng)了大批受企業(yè)歡迎的工程師。大批企業(yè)和端海
建立了良好的合作關(guān)系。端海教育的數(shù)字集成電路設(shè)計課程在業(yè)內(nèi)有著響亮的知名度。
本課程，秉承12年積累的教學品質(zhì)，以IC項目實現(xiàn)為導向,老師將會與您分享數(shù)字芯片設(shè)計的全流程以及Synopsy和Cadence公司EDA工具的綜合使用經(jīng)驗、技巧。
本課程，以實戰(zhàn)貫穿始終，讓您絕對受益匪淺！ |
| 師資團隊 |
【趙老師】
大規(guī)模集成電路設(shè)計專家，10多年超大規(guī)模電路SOC芯片設(shè)計和版圖設(shè)計經(jīng)驗，參與過DSP、GPU、DTV、WIFI、手機芯片、物聯(lián)網(wǎng)芯片等芯片的研發(fā)。精通CMOS工藝流程、版圖設(shè)計和布局布線，精通SOC芯片
設(shè)計和版圖設(shè)計的各種EDA工具（如：DC/Prime Time/Encounter/Virtuoso/Calibre/Dracula/Assura），具有豐富的SOC芯片設(shè)計、驗證、DFT、PD、流片經(jīng)驗。
熟練掌握版圖設(shè)計規(guī)則并進行驗證及修改；熟練掌握Unix/Linux操作系統(tǒng)；熟悉CMOS設(shè)計規(guī)則、物理設(shè)計以及芯片的生產(chǎn)流程與封裝。
【王老師】
資深I(lǐng)C工程師，十幾年集成電路IC設(shè)計經(jīng)驗，精通chip的規(guī)劃、數(shù)字layout、analog layout和特殊電路layout。先后主持和參與了近三百顆CHIP的設(shè)計與版圖Layout工作,含MCU芯片、DSP芯片、LED芯片、視頻芯片、GPU芯片、通信芯片、LCD芯片、網(wǎng)絡(luò)芯片、手機芯片等等。
從事過DAC、ADC、RF、OP、PLL、PLA、LNA、ESD、ROM、RAM等多種制程analog&digital的電路IC設(shè)計，
熟練掌握1.8V，3.3V,5V,18V,25V，40V等各種高低壓混合電路的IC設(shè)計。
【張老師】
從事數(shù)字集成電路設(shè)計10余年，精通CMOS工藝流程、版圖設(shè)計和布局布線，精通VERILOG,VHDL語言，
擅長芯片前端、后端設(shè)計和復雜項目實施的規(guī)劃管理，其領(lǐng)導開發(fā)的芯片已成功應(yīng)用于數(shù)個國際知名芯片廠商之產(chǎn)品中。豐富的芯片開發(fā)經(jīng)驗，對于現(xiàn)今主流工藝下的同步數(shù)字芯片設(shè)計技術(shù)和流程有良好把握。長期專注于內(nèi)存控制器等產(chǎn)品的研發(fā)，擁有數(shù)顆規(guī)模超過百萬門的數(shù)字芯片成功流片經(jīng)驗.
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| 質(zhì)量保障 |
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1、培訓過程中，如有部分內(nèi)容理解不透或消化不好，可免費在以后培訓班中重聽；
2、培訓結(jié)束后,授課老師留給學員聯(lián)系方式,保障培訓效果,免費提供課后技術(shù)支持。
3、培訓合格學員可享受免費推薦就業(yè)機會。 |
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每期人數(shù)限3到5人。 |
◆ 本課程實戰(zhàn)演練使用Synopsys公司的DC,PT等工具，
和Cadence公司的Encounter,Virtuoso等工具，多工具聯(lián)合從頭至尾強化練習整個芯片的生成過程，強調(diào)實戰(zhàn)，實戰(zhàn)，還是實戰(zhàn)！
◆ 免費、無保留贈送，教學過程中使用的Synopsys公司和Cadence公司的全套工具和安裝方法，而且還贈送已經(jīng)在VMware Linux下安裝好的Synopsys公司和Cadence公司的全套工具（這套工具非常珍貴，費了老師很多心血才全部安裝好），讓您隨時隨地，打開電腦就能進行芯片的設(shè)計和練習！
◆ 贈送每個工具用到的流片廠工藝庫和技術(shù)文件。
◆ 企業(yè)化項目管理方案。
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| 集成電路IC設(shè)計工程師培訓班 |
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第一階段 集成電路前端設(shè)計 |
1.邏輯設(shè)計理論
2.Verilog語言
3.VHDL語言
4.數(shù)字電路驗證
1)驗證平臺的建立
2）功能測試
5.設(shè)計綜合（synthesys）
6.掃描鏈生成
7.仿真測試
1）DFT
2)ATPG
8.靜態(tài)時序分析(STA)
9.數(shù)字前端全流程設(shè)計工具
10.相關(guān)工藝庫文件計算機操作系統(tǒng)UNIX應(yīng)用；
11.數(shù)字電路邏輯設(shè)計；
12.硬件描述語言HDL和邏輯綜合初步；
13.集成電路設(shè)計導論及流程；
14.半導體器件原理及集成電路概論；
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17.CMOS VLSI設(shè)計原理；
18.
數(shù)字系統(tǒng)設(shè)計與FPGA現(xiàn)成集成；
19.可測性設(shè)計；
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20.RTL驗證；
靜態(tài)時序分析（STA）；
邏輯綜合（Logic Synthesis）；
可測性設(shè)計（DFT）；
IP Based設(shè)計；
軟硬件協(xié)同設(shè)計仿真；
Matlab系統(tǒng)設(shè)計
21.項目實戰(zhàn)：
1）RTL coding
2)狀態(tài)機中斷處理
3）testbench 建立
4）Testcase創(chuàng)建
22.項目實戰(zhàn)二：
1）RTL coding
2)通訊數(shù)據(jù)協(xié)議E1
3)異步電路處理
4）算法
5）CPU控制
6）Testbench建立和testcase
7)綜合和DFT
8)STA |
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第二階段 數(shù)字集成電路后端設(shè)計 |
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1.Floor plan
2.電源規(guī)劃
3.布局、擺放
4.時鐘樹
5.布線
6.RC extraction
7.靜態(tài)時序分析（STA）
8.驗證
1)DRC
2)lvs
3)erc
9.項目實戰(zhàn)
10.數(shù)字后端全流程設(shè)計工具
11.相關(guān)工藝庫文件
12.半導體器件原理及集成電路概論；
13.集成電路設(shè)計導論及流程；
14.版圖設(shè)計知識；
15.版圖設(shè)計工具及使用方法；
16.項目設(shè)計實踐 |
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17.CMOS集成電路設(shè)計原理；
18.ASIC設(shè)計導論；
19.IC布局布線設(shè)計；
20.版圖驗證和提取；
21.可測性設(shè)計；
22.項目設(shè)計實踐。 |
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23.Top-Down設(shè)計流程；
24.Full-Customer設(shè)計流程；
25.標準單元庫設(shè)計；
26.單元庫的各種庫文件；
27.各種單元的功能，結(jié)構(gòu)和版圖。 |
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第三階段 IC版圖強化 |
計算機網(wǎng)絡(luò)與UNIX應(yīng)用
UNIX是當代最著名的多用戶、多進程、多任務(wù)的分時操作系統(tǒng)。目前，大部分的IC
EDA軟件都是基于UNIX操作系統(tǒng)平臺的。
★ 計算機網(wǎng)絡(luò)
★ UNIX概述
★
UNIX系統(tǒng)訪問
★ UNIX的圖形用戶界面
★ 文件和目錄
★ 文件結(jié)構(gòu)
★ 文件管理
★
UNIX文本編輯器?Vi
★ SUN 工作站簡況
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半導體基礎(chǔ)理論
★半導體基本特性
半導體材料
晶體結(jié)構(gòu)
價鍵
能級與能帶
電子與空穴
N型半導體和P型半導體
★
晶體管工作原理
PN結(jié)
PN結(jié)二極管
雙極型晶體管
MOS場效應(yīng)晶體管
★
集成電路中的器件結(jié)構(gòu)
電學隔離的必要性和方法
二極管、雙極型晶體管、MOS場效應(yīng)晶體管、電阻、電容、接觸
孔、通孔和互連線的結(jié)構(gòu)
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集成電路制造工藝
★ 集成電路制造工藝引論
★ 外延生長
★ 掩膜制版工藝
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光刻
★ 熱氧化
★ 摻雜工藝（熱擴散、離子注入）
★ 刻蝕
★ 化學氣相淀積
★
鍍膜
★ 集成電路工藝集成技術(shù)(MOS工藝、雙極型工藝) |
集成電路設(shè)計概論
★ 集成電路概述
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集成電路設(shè)計概述
★ 設(shè)計流程和設(shè)計工具
★ 國內(nèi)外集成電路技術(shù)發(fā)展概況
★
國內(nèi)外主要集成電路晶圓代工廠(Foundry)介紹
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集成電路設(shè)計EDA工具
★ EDA軟件的發(fā)展概況
★ 前端設(shè)計軟件概況
★
后端設(shè)計軟件
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基本版圖知識
★ 集成電路常用設(shè)計流程
★
基本版圖知識
版圖的層次
版圖設(shè)計中的注意事項
不同器件特性相對版圖布局的關(guān)系
★
設(shè)計規(guī)則和版圖驗證
設(shè)計規(guī)則
布局布線
版圖驗證知識（設(shè)計規(guī)則檢查DRC、電學規(guī)則檢查ERC、版圖和電路的對比檢查LVS、版圖參數(shù)提取LPE）
★
版圖設(shè)計
版圖編輯環(huán)境設(shè)置
版圖編輯軟件的使用
版圖數(shù)據(jù)文件操作基礎(chǔ)知識
★
版圖設(shè)計實例
概述
五管單元與非門的設(shè)計
一交通路口信號燈控制器設(shè)計 |
芯片的物理分析
★
MOS集成電路的芯片解剖
芯片解剖過程
電路分析
時序邏輯分析
版圖設(shè)計規(guī)則的分析
版圖的布局布線分析
★
雙極型集成電路的芯片解剖
版圖識別要點 |
第四階段 |
1：Virtuoso Layout Editor工具介紹、正確的工作環(huán)境設(shè)定和Bindkey設(shè)定
2：如何理解Design Rule,并根據(jù)Design Rule布局PMOS和NMOS
3：Latch-Up和Antenna Rule原理說明及如何正確布局
4：正確布局基本邏輯單元，如INV,NAND,NOR等
5：DRC和LVS操作和排錯
6：DFF版圖設(shè)計及DRC&LVS clean。
7：Diode、BJT、各種電阻和電容的版圖布局及應(yīng)用
8：模擬電路Current mirror，Bias和OP等電路原理及版圖布局
9：PAD原理及版圖設(shè)計 |
第五階段 模擬集成電路設(shè)計 |
第一部分、基本電路及理論
1．半導體器件原理以及模型
2．半導體工藝，封裝技術(shù)
3．版圖設(shè)計，latch up和天線效應(yīng)
4．EDA tool，rules，Unix，Spice等工具以及語言使用
5．單級放大器和差分對
6．電流鏡，電流源，電壓源實驗
7．比較器
8．一級運放，fold-cascode實驗
9．反饋、穩(wěn)定性理論、補償
10．兩級放大器，two-stage op實驗
11．LDO專題，VCCS，buffered-LDO實驗
12．全差分放大器，全差分放大器實驗
第二部分、綜合應(yīng)用及業(yè)界趨勢
13．放大器應(yīng)用：濾波、驅(qū)動、積分、加減法、乘法等
14．先進放大器：Audio amplifier專題
15．開關(guān)電容電路
16．AD/DA原理，種類
17．Sigma-delta ADC建模，設(shè)計技巧
18．PLL專題及實驗
19．DC-DC專題
20．Class-D專題
21．ESD技術(shù)以及發(fā)展狀況
22.IC設(shè)計流程，工具，仿真，基本設(shè)計概念，模擬單元設(shè)計 |
第六階段 |
1、代碼編寫及仿真技巧
系統(tǒng)介紹verilog語法規(guī)范、語言與電路實現(xiàn)之關(guān)系，以及RTL仿真技術(shù)、RTL代碼編寫技巧、控制單元和數(shù)據(jù)通路單元的實現(xiàn)技巧、基于Verilog語言的測試編碼技巧，功能驗證及Testbench搭建的技巧。
2、綜合技術(shù)
講述綜合基礎(chǔ)、組合電路與時序電路、基于TCL的綜合流程、綜合策略、設(shè)計環(huán)境和設(shè)計約束的制定、綜合優(yōu)化的技巧、實現(xiàn)優(yōu)化結(jié)果的可綜合代碼編寫技術(shù)等。
3、可測試設(shè)計技術(shù)
基于Synopsys DFT compiler的DFT技術(shù)，介紹可測性設(shè)計技術(shù)、組合電路和時序電路的測試方法、基于TCL的DFT設(shè)計實現(xiàn)的基本流程。
4、靜態(tài)時序分析技術(shù)
基于Synopsys PT的靜態(tài)時序分析技術(shù)，介紹靜態(tài)時序分析、基于TCL技術(shù)的處理過程和常用的時序分析方法。
5、一致性驗證技術(shù)介紹
介紹一致性驗證技術(shù)，使學員了解基于Synopsys Formality 的一致性驗證方法。9、實際電流鏡設(shè)計
6、基準源設(shè)計與hspice使用技巧
7、運放設(shè)計與hspice使用技巧，二級運放，RC二級運放
8、比較器、振蕩器設(shè)計
9、電源系統(tǒng)設(shè)計（LDO）原理、結(jié)構(gòu)、設(shè)計
10、Virtuoso LE使用與drc, lvs、版圖設(shè)計實例
11、電源系統(tǒng)設(shè)計（DC-DC）
6、Cache控制器專題項目
項目實踐：
本課程專題實驗是構(gòu)造一個8位CPU（8051）的外部Cache控制器，用于實現(xiàn)CPU通過LPC協(xié)議(Intel的一種主板總線協(xié)議)訪問外部LPC FW Hub(Burst訪問)的執(zhí)行程序。本項目包括CPU core接口模塊,控制狀態(tài)寄存器模塊,two-way組相聯(lián)的cache控制模塊,SRAM控制模塊,LPC 接口模塊。學員可以從中學習如何從IP,標準接口spec和Cache算法入手，進行項目的Architecture設(shè)計，完成模塊劃分，設(shè)計spec和RTL代碼，建立仿真計劃和仿真環(huán)境，完成整個項目的功能仿真到綜合、STA，以及一致性驗證,實現(xiàn)一個較完整的SOC設(shè)計流程。設(shè)計規(guī)模在萬門級。在0.25um工藝庫下，頻率不小于100MHz。
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